芯片内多层布线高速化技术分析

　  从生产与设计两个方面追求使用铜与低导电率膜，从而达到多层布线的高速化，已受到重视。迄今主要通过改善生产工艺来实现高速化。今后，除了生产工艺外，设计技巧也需改进。通过准确提取布线的寄生分量，尽量减少多余的设计估计值，把布线本来具有的性能优势最大限度地发挥出来，就能实现芯片运行最快速化。
　　通过相互削弱晶体管与布线的延迟来实现芯片的高速运行。但在0.25mm线宽之后,布线延迟将居于支配地位，芯片中布线的作用开始变得非常重要了，因此，在0.25mm之后对布线实现高速化的尝试特别活跃。但是，在0.25～0.18mm，通过改进生产工艺来实现高速化仍是主体。在设计方面并无大的变化。
　　生产工艺改进的典型例子是把过去的铝改为低电阻的铜，从而降低了布线电阻。在0.25mm上IBM公司抢占了先机，对0.18mm大多数芯片制造商都一齐采用了。在这一时期,层间绝缘膜采用了SiOF，介电常数比为3.5左右，比之过去的SiO2有所降低,但降低布线电容的效果却不大。不过，由于材料组成与SiO2相近，成膜及加工的工艺技术稍作改动即可，故许多芯片制造商都已采用。
　　设计方法无需大改动有如下理由。在目前，生产工艺所改善的是布线电阻和布线电容，这些从使用铝布线及SiO2层间绝缘膜之后,设计时都做了准确的预测，因此，在0.25～0.18mm时代，也可预测符合材料铜的布线电阻和布线电容，从而可以充分发挥布线应有的性能。
　　然而，在0.13mm线宽时，这种状况就完全不同，当所需要的芯片的工作频率超过GHZ，仅靠改善生产工艺实现高速化就不够了，还需要改善设计技巧。
　　在0.13mm以后也要继续改善生产工艺以实现高速化，具体地说，层间绝缘膜要用介电常数比低于３的材料，通过这样低介电常数膜与铜布线相结合进一步降低布线延迟。之后与0.1mm、0.07mm的细微化相适应，还要继续降低层间绝缘膜的介电常数比。
　　在设计方面，不做大改动已不可行，而要积极采取对策。准确预测过去忽略了的布线电感，减少多余的设计估计值，方能最大限度发挥布线固有的特性，从而把布线延迟降低到极限。
　　0.13mm开始批量生产的时间是2001年。在此之前有关介电常数膜与铜布线的各种难题必须完全解决，因此加速生产设备、元器件及材料的研发是当务之急。